AITOP
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标签：Verilog×
6月11日
15:28
15:23
15:07
6月10日
09:06
09:06arXiv: DeepSeek@Jinghua Wang, Lily Jiaxin Wan, Sanjana Pingali, Scott Smith, Manvi Jha, Shalini Sivakumar, Xing Zhao, Kaiwen Cao, Deming Chen
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OpenRTLSet 发布了目前最大的全开源硬件设计数据集，包含超过 131,000 个多样化的 Verilog 代码样本。数据集整合了来自 GitHub 的 102k 模块、VHDL 翻译的 5k 模块以及可综合 C/C++ 翻译的 24k 模块，全部免费开放且无专有限制。研究团队利用推理模型 DeepSeek-R1 为每个代码样本生成了对应的自然语言描述，可用于微调 Qwen、Granite 等语言模型以生成 Verilog 代码。实验还探索了 Verilator 生成的 C++ 文件作为额外上下文、INT4 与 BF16 量化技术以及 7B-32B 参数模型间的性能差异。结果表明，开源方法在硬件设计任务上能达到甚至超越专有方案，为可访问的研究和商业应用奠定了新基础。
论文硬件设计Verilog数据集开源/仓库DeepSeek-R1
推荐理由：硬件设计领域终于有了大规模开源数据集，做芯片验证或 RTL 生成的团队可以直接用这 13 万样本微调模型，省去自己爬取和标注的麻烦。建议做 EDA 工具或 AI for Hardware 的开发者点开看看。
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6月1日
00:09
5月29日
08:02
AITOP5月29日 08:02
Opus 4.8发布：编程助手的“静默时刻”，是解放开发者，还是新门槛？🔥Anthropic 把 AI 编程的“确认键”彻底删掉了！Claude Code 搭载全新 Opus 4.8 模型，长时间任务不跑偏、不废话、不中断，像一个资深工程师一样默默干活，从功能开发到漏洞清扫全包圆，你在旁边喝茶等结果就行。过去 AI 写代码三步一问“这样可以吗”，现在它直接交完整交付物……自主编程的最后一层窗户纸，被捅破了。做自动化开发和代码审查的团队，这个模型建议直接上手，效率差距肉眼可见……Opus 4.8发布：编程助手的“静默时刻”，是解放开发者，还是新门槛？
5月15日
11:20
11:20arXiv cs.LG@Frederik Schmitt, Matthias Cosler, Niklas Metzger, Julian Siber, Vladimir Krsmanovic, Mohamed Ghanem, Bernd Finkbeiner
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反应式综合是从逻辑规范自动构建硬件电路的经典难题，既算法困难又需手写形式规范。本文提出神经符号方法，将大推理模型与模型检查器结合，通过符号反馈迭代修复 Verilog 实现，在年度综合竞赛中解决更多基准问题，甚至能处理参数化系统（已知不可判定问题）。同时引入自动形式化步骤，将规范任务从时序逻辑迁移到自然语言，并创建了自然语言规范数据集用于评估。实验表明，从自然语言出发的性能与从形式规范出发相当，使自然语言综合成为可行的端到端工作流。
论文反应式综合大推理模型形式验证Verilog自然语言规范
推荐理由：硬件设计自动化领域终于有了突破——大推理模型让自然语言写规范成为可能，做 EDA 工具或形式验证的团队值得关注这个端到端方案。
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5月14日
13:26
13:26arXiv: DeepSeek@Zhongkai Yu, Yichen Lin, Chenyang Zhou, Yuwei Zhang, Kun Zhou, Junxia Cui, Haotian Ye, Zhengding Hu, Zaifeng Pan, Ruiyi Wang, Yujie Zhao, Hejia Zhang, Jingbo Shang, Jishen Zhao, Yufei Ding
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ChipMATE是首个自训练的多智能体RTL代码生成框架，解决了现有API系统依赖黄金测试平台、无法在气隙环境中部署、不能利用厂商私有代码库的问题。它通过Verilog智能体与Python参考模型智能体相互验证，无需黄金标准即可实现正确性。采用回溯推理工作流防止错误传播，两阶段训练先独立训练再联合协作。在VerilogEval V2上，4B和9B模型分别达到75.0%和80.1%的pass@1，超越所有自训练模型甚至1600B参数的DeepSeek V4。代码和权重已开源。
AI模型RTL生成多智能体自训练Verilog芯片设计
推荐理由：芯片设计团队终于有了可私有化部署的RTL生成方案——ChipMATE不依赖闭源API、无需黄金测试平台，还能用厂商内部代码训练，做数字IC设计的开发者可以直接试。
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