JEDEC 刚批了 SPHBM4 内存标准，引脚数砍到 HBM4 的五分之一，速率飙到 44 Gbps，AI 芯片封装门槛大降。
JEDEC 正式批准 SPHBM4 标准（编号 JESD330-4），由 DRAM 委员会 JC-42.2 推动。SPHBM4 将信号引脚数从 HBM4 的约 2000 个降至约 400 个，每引脚速率从约 11 Gbps 提升至约 44 Gbps，总带宽保持约 2.8 TBps。该标准采用标准封装与基板，降低对中介层、先进基板等昂贵先进封装的依赖，旨在降低 AI 加速器、GPU 和 HPC 芯片的制造难度与成本。
AI 内存紧缺新解法：SPHBM4 标准公示，引脚数降至 1/5、速率提高 300%
IT之家 6 月 23 日消息，国际半导体标准组织 JEDEC 正式批准新一代高带宽内存标准 SPHBM4， 引脚数降低至 HBM4 的 1/5，每引脚速率提高 300% ，从而降低对先进封装的依赖。 IT之家注：SPHBM4 是 JEDEC 批准的新型高带宽内存标准，在尽量保留 HBM4 级带宽的前提下，减少信号引脚数量， 采用标准封装与标准基板，降低对昂贵先进封装的依赖，适用于 AI 加速器、高性能计算等场景。 该标准编号 JESD330-4，由 DRAM 委员会 JC-42.2 讨论后，提交董事会并获最终通过。该标准主要通过减少信号引脚的情况下，提供接近 HBM4 的带宽表现，并降低对先进封装的依赖。 该媒体指出现有 HBM 方案的成本之一就是配套封装，当前设计通常依赖中介层、先进基板和复杂封装工艺，这些条件抬高了 GPU、AI 加速器和 HPC 芯片的制造难度，也限制了量产能力。 HBM4 拥有约 2000 个引脚，每引脚速率约 11 Gbps，总带宽为 2.8TBps。而 SPHBM4 通过使用标准基板，减少复杂封装依赖， 把信号引脚数降到约现有 HBM4 方案的 1/5（约为 400 个），同时用约 4 倍的信号速度（每引脚速率提高到约 44 Gbps）补偿带宽。