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SRAM

general · First seen 2026-05-22 · Last seen 2026-10-28 · 80 mentions

Overview

SRAM（静态随机存取存储器）是一种依靠触发器电路保存数据、无需刷新即可高速读写的片上存储器，因访问速度远快于 DRAM，长期以来是 CPU 缓存和 AI 推理芯片缓存层的核心，但其单元面积大、成本高、难以随先进制程继续微缩，正成为 AI 芯片设计中的关键瓶颈。

SRAM 的近期进展与替代路线

  • 泛林集团提出 SA-CFET 架构，SRAM 单元面积较 N3 缩小 52.7%：在设备端，泛林集团提出基于环栅晶体管的 SA-CFET 架构，宣称可将 SRAM 单元面积较台积电 N3 节点缩小 52.7%，为延续传统 SRAM 微缩路线提供了新方向。
  • Groq 下一代推理芯片计划堆叠 DRAM 突破 SRAM 容量瓶颈 与 NVIDIA 下代 Groq LPU 芯片或转向 3D 堆叠 DRAM，弃用大 SRAM 方案：Groq 此前以超大 SRAM 支持 LPU 低延迟推理，但下一代方案被曝转向 3D 堆叠 DRAM，以用更低成本换取更大的片上容量，是 SRAM 路线受挑战的标志性信号。
  • 芯片新创 Kepler 亮相：利用 FeRAM 与 3D 堆叠突破 AI 内存瓶颈：初创公司 Kepler 选择铁电存储器 FeRAM 结合 3D 堆叠，试图在速度、容量与功耗之间找到第三条路。
  • Cerebras CEO 解释晶圆级架构为何推理比 GPU 快 2500 倍：Cerebras 则代表另一极——用晶圆级集成把海量 SRAM 保持在计算单元旁边，以空间换延迟。

    • 当前焦点与观察点

    当前围绕 SRAM 的核心矛盾是容量与速度的取舍：模型参数规模持续膨胀，纯 SRAM 方案容量有限、单位成本高，而 DRAM 或新型存储又难以匹配其带宽与延迟。Groq 的路线调整、泛林的单元微缩、Kepler 的 FeRAM 堆叠，本质上是同一问题的不同解法。同时，三星 8LPU+ 工艺（性能提升 12%、功耗降低 15%）等先进制程仍在推进，但 SRAM 单元微缩放缓已成业界共识。后续值得观察的是：堆叠 DRAM 在推理芯片上的实际延迟表现、FeRAM 等新型存储的良率与成本，以及主流 CPU/GPU 厂商的片上缓存策略是否随之调整。

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