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标签：τ scaling×
6月16日
20:46
6月12日
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6月11日
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5月27日
23:18
23:18rohanpaul_ai@rohanpaul_ai
76°
华为提出名为「LogicFolding」的芯片设计新思路，通过将数字、模拟和存储电路垂直堆叠，缩短信号传输距离，从而减少延迟。其核心理念是「τ scaling」——不再只追求晶体管尺寸缩小，而是关注时间损耗。LogicFolding 将关键路径折叠到另一有源层，缩短导线、降低寄生延迟、收紧时钟偏差，无需改变工艺节点即可提升频率。这并非简单的 3D 封装，而是将拓扑结构作为新的缩放工具，为后光刻时代的芯片性能提升提供了新路径。
行业华为LogicFolding芯片设计3D堆叠τ scaling
推荐理由：当制程微缩越来越难，华为用拓扑重构芯片内部布局，做芯片架构和先进封装的人值得关注这一思路——它可能改变我们对芯片性能提升的衡量方式。
原文
5月25日
19:20
19:20rohanpaul_ai@rohanpaul_ai
精选76°
华为发布了一种名为 LogicFolding 的新型芯片设计方法，旨在通过减少信号传输延迟来提升性能，而非单纯追求晶体管尺寸缩小。该方法引入“τ scaling”概念，将芯片性能瓶颈从晶体管大小转向时间延迟的优化。LogicFolding 通过垂直堆叠有源电路层并用混合键合连接，缩短关键路径，降低延迟和能耗。这一突破有望帮助华为在芯片制造领域缩小与台积电的差距。
AI模型华为LogicFolding芯片设计τ scaling半导体
推荐理由：芯片设计从业者和关注半导体竞争格局的读者值得关注——LogicFolding 提出了从“缩小晶体管”到“减少时间浪费”的新范式，可能改变行业对性能提升的衡量标准。建议点开了解具体技术细节。
原文