AMD 展示 AI 加速器 MI455X：2nm 工艺、432GB HBM4

AMD 展示最强 AI 加速器 MI455X：台积电 2nm 工艺、3200 亿晶体管、432GB HBM4

IT之家 7 月 24 日消息，今天（7 月 24 日）在美国旧金山召开的年度盛会 Advancing AI 2026 上，AMD 董事会主席及首席执行官苏姿丰发表主题演讲， 并公布了下一代 AI 加速器 Instinct MI455X 的更多细节。 工艺方面，Instinct MI455X GPU 拥有 3200 亿个晶体管，采用先进封装技术构建。其设计包含 4 个加速器复合芯粒（XCD），通过混合键合（hybrid bonding）堆叠在 Fabric 与缓存芯粒（FCD）之上。而 2 个 FCD 均使用台积电的 CoWoS-L 技术封装，并连接 6 个 HBM4 堆和 2 个 I/O Die。IT之家附上相关图片如下： 全新 Helios 机架级架构首次将 72 个 MI455X GPU 的显存整合进一个统一的相干域，这是 AMD 对标英伟达 NVL72 的关键一步。结合 CDNA 5 中改进的张量数据搬运单元与新增的多播读取支持，AMD 专注于提升芯片数据移动效率。 苏姿丰表示通过这种 chiplet 设计，AMD 公司在 XCD 上使用台积电最先进的 2N GAA（环绕栅极）打造，而最有效地提升功耗和性能；而 FCD 和 I/O Die 部分采用台积电的 N3P 工艺制造。 CDNA 5 架构方面，AMD 现在将 CDNA 5 加速器复杂芯片（Accelerator Complex Die）的基本构建单元称为“工作组处理器”（Work Group Processor），不再叫“计算单元”（Compute Unit）。 MI455X 的 WGPs 数量与前代 MI355X 一致，维持在 256 个。架构的关键变革之一是波前（wavefront）宽度从 64 位调整至 32 位，AMD 称此举旨在改善指令延迟与寄存器压力，并提升与不同 AI tensor tile 交互的灵活性。 CDNA 5 的片上缓存层级也经过深度重构，不再使用前代大容量无限缓存，转而配备每 FCD 96MB、总计 192MB 的共享 L2 缓存。 计算性能方面，MI455X 的理论峰值算力大幅提升。针对低精度推理格式，其 OCP MXFP4 性能可达 40.26 PFLOPS，理论上比前代 MI355X 快 4 倍。 Row 0 - Cell 0 Instinct MI355X Instinct MI455X Nvidia Rubin NVFP4 (稠密) -- -- 35 PF OCP MXFP4 10 PF 40.26 PF -- OCP MXFP6 10 PF 20.13 PF 17.5 PF OCP MXFP8 10 PF 20.13 PF 17.5 PF Matrix FP16/BF16 2.5 PF 5.03 PF 4 PF Vector FP16 157.3 TF 315 TF -- Matrix FP32 157.3 TF 315 TF 400 TF Vector FP32 157.3 TF 315 TF 130 TF 与英伟达 Rubin 对比，其 FP32 性能为 315 TFLOPS，在部分场景下明显高于英伟达的 Rubin。AMD 还改进了超越数学单元，其吞吐量比 CDNA 4 翻倍，能加速 softmax 等关键 AI 函数。 内存系统是本代产品的显著优势。MI455X 总计配备 12 堆栈 HBM4，提供 432GB 容量与 23.3 TB/s 带宽。 这远超英伟达本周详述的首款 Rubin GPU 配置，后者初代规格为 288GB HBM4 与最高 22 TB/s 带宽。在 72-GPU 的 Helios 机架规模下，AMD 方案可聚合 31.1 TB 显存，较英伟达 Vera Rubin 的 20.7 TB 总容量高出 50%。 全新 Helios 机架级架构首次将 72 个 MI455X GPU 的显存整合进一个统一的相干域，这是 AMD 对标英伟达 NVL72 的关键一步。结合 CDNA 5 中改进的张量数据搬运单元与新增的多播读取支持，AMD 专注于提升芯片数据移动效率。