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LogicFolding

共 5 条相关 AI 资讯
7月6日
10:15
10:15官方一手Pandaily@contact@pandaily.com (Pandaily)
73°
华为在陶氏定律V2论文中首次公开LogicFolding工艺的齿轮比和键合参数。该论文披露麒麟2026芯片在同性能下功耗降低41%。华为还设定了2031年达到5GHz频率的目标。这些参数显示了华为在先进封装和3D堆叠领域的技术路径。
论文HuaweiTao's LawKirin 2026
推荐理由：华为把芯片底牌亮出来了！陶氏定律V2论文首次公布LogicFolding工艺参数，麒麟2026功耗降四成，2031年冲5GHz，硬核技术控必看。
原文
7月5日
10:30
10:30官方一手pandaily@contact@pandaily.com (Pandaily)
华为何庭波发表Tao's Law V2论文，提出LogicFolding技术。该技术通过逻辑折叠将Kirin芯片的晶体管密度提升53.5%。这使得Kirin CPU频率有望突破4GHz。论文详细描述了晶体管内连线优化的具体方法。
论文Tao's Law V2LogicFoldingKirin
推荐理由：华为发了篇论文，LogicFolding让Kirin晶体管密度涨53.5%，CPU能跑4GHz以上，芯片设计的新思路。
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5月30日
17:06
17:06rohanpaul_ai@rohanpaul_ai
华为董事长徐直军表示，美国芯片管制反而推动了中国半导体产业链的真正成长。华为提出的Tau Scaling Law将目标从“缩小晶体管”转向“加速信号传输”，因为现代芯片的瓶颈在于长导线和时序缓冲器而非晶体管本身。通过LogicFolding 3D堆叠技术，华为声称到2031年可实现接近1.4nm的密度，并减少50%以上的冗余缓冲器。尽管中国在良率、功耗、工具和全球生产规模上仍有差距，但这一进展展示了制裁如何迫使企业找到新的突破路径。
行业华为芯片制裁Tau Scaling Law
推荐理由：华为用Tau Scaling Law和LogicFolding绕开EUV光刻机限制，做芯片设计的工程师和关注半导体自主化的读者值得一看——这不仅是技术路线，更是制裁下的生存策略。
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5月27日
23:18
23:18rohanpaul_ai@rohanpaul_ai
76°
华为提出名为「LogicFolding」的芯片设计新思路，通过将数字、模拟和存储电路垂直堆叠，缩短信号传输距离，从而减少延迟。其核心理念是「τ scaling」——不再只追求晶体管尺寸缩小，而是关注时间损耗。LogicFolding 将关键路径折叠到另一有源层，缩短导线、降低寄生延迟、收紧时钟偏差，无需改变工艺节点即可提升频率。这并非简单的 3D 封装，而是将拓扑结构作为新的缩放工具，为后光刻时代的芯片性能提升提供了新路径。
行业华为LogicFolding芯片设计
推荐理由：当制程微缩越来越难，华为用拓扑重构芯片内部布局，做芯片架构和先进封装的人值得关注这一思路——它可能改变我们对芯片性能提升的衡量方式。
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5月25日
19:20
19:20rohanpaul_ai@rohanpaul_ai
精选76°
华为发布了一种名为 LogicFolding 的新型芯片设计方法，旨在通过减少信号传输延迟来提升性能，而非单纯追求晶体管尺寸缩小。该方法引入“τ scaling”概念，将芯片性能瓶颈从晶体管大小转向时间延迟的优化。LogicFolding 通过垂直堆叠有源电路层并用混合键合连接，缩短关键路径，降低延迟和能耗。这一突破有望帮助华为在芯片制造领域缩小与台积电的差距。
AI模型华为LogicFolding芯片设计
推荐理由：芯片设计从业者和关注半导体竞争格局的读者值得关注——LogicFolding 提出了从“缩小晶体管”到“减少时间浪费”的新范式，可能改变行业对性能提升的衡量标准。建议点开了解具体技术细节。
原文