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3D堆叠

共 5 条相关 AI 资讯
7月1日
10:00
10:00官方一手pandaily@contact@pandaily.com (Pandaily)
中国AI芯片制造商转向3D堆叠技术,以避开先进制程节点限制并解决内存墙问题。该技术通过垂直堆叠芯片层提升带宽和能效,无需依赖7nm以下工艺。多家公司计划在2026年量产基于3D堆叠的AI加速器,目标性能接近国际主流水平。业界认为这为国内芯片突破提供了新路径。
行业中国AI芯片3D堆叠先进封装

推荐理由:国产AI芯片用新招避开光刻机限制,3D堆叠提升性能,明年就能看到量产产品。
原文
6月30日
10:28
10:28官方一手pandaily@contact@pandaily.com (Pandaily)
精选
由于EUV光刻工具受限,中国AI芯片设计者正押注3D混合键合与堆叠技术。该技术通过垂直堆叠芯片来提升性能,绕过传统制程缩放瓶颈。此举旨在缩小与西方先进芯片的性能差距。
行业3D堆叠混合键合EUV光刻AI芯片先进封装

推荐理由:中国芯片厂用3D堆叠绕过EUV限制,这个弯道超车的技术路线值得一看。
原文
6月25日
09:57
09:57IT之家(博客/媒体)
凌川科技近日完成数亿元A+轮融资,由啟赋资本领投。该公司前身为快手异构计算与芯片事业部,2024年3月独立运营,其SL200视频智能SOC已在快手部署数万颗、服务7亿用户。下一代芯片采用全国产3D堆叠技术,已于4月完成流片,针对散热等关键问题设计,体现韬(τ)定律在数据中心的应用。
AI产品凌川科技SL2003D堆叠韬定律视频生成

推荐理由:快手系芯片公司凌川科技搞出了全国产3D堆叠芯片,已经流片了,还拿了数亿融资,专攻视频和生成式AI算力。
原文
6月22日
09:30
09:30IT之家(博客/媒体)
精选
闪迪新专利(US 12,430,274 B2)提出将搭载CMOS键合阵列的NAND闪存存储裸片堆叠在主计算裸片下方,主计算裸片可为AI加速器或GPU。与HBM DRAM共存于同一中介层,HBM负责低延迟高优先任务,NAND闪存承担大容量读写。单组HBF堆叠容量最高4TB,而HBM单堆仅32~64GB。宽通道互联降低传输延迟、硬件成本和功耗。该架构尚在专利阶段,量产面临功耗和制造成本挑战。
AI模型闪迪NAND闪存HBM3D堆叠存储架构

推荐理由:闪迪把海量NAND闪存直接堆到GPU底下,单堆容量冲到4TB,比HBM大几十倍,延迟还低,存储瓶颈的新解法来了。
原文
5月27日
23:18
23:18rohanpaul_ai@rohanpaul_ai
76°
华为提出名为「LogicFolding」的芯片设计新思路,通过将数字、模拟和存储电路垂直堆叠,缩短信号传输距离,从而减少延迟。其核心理念是「τ scaling」——不再只追求晶体管尺寸缩小,而是关注时间损耗。LogicFolding 将关键路径折叠到另一有源层,缩短导线、降低寄生延迟、收紧时钟偏差,无需改变工艺节点即可提升频率。这并非简单的 3D 封装,而是将拓扑结构作为新的缩放工具,为后光刻时代的芯片性能提升提供了新路径。
行业华为LogicFolding芯片设计3D堆叠τ scaling

推荐理由:当制程微缩越来越难,华为用拓扑重构芯片内部布局,做芯片架构和先进封装的人值得关注这一思路——它可能改变我们对芯片性能提升的衡量方式。
原文
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