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8月14日

16:23

16:23

官方一手Pandaily@contact@pandaily.com (Pandaily)

DAC 2026上，Synopsys发布L1-L5自主等级路线图。Cadence推出AuraStack超级智能体，Siemens EDA发布物理验证的Fuse智能体。Kimi K3用48小时自主完成芯片设计。中国厂商Xpeedic、XEPIC、UniVista正在跟进智能体EDA。

行业 Synopsys Cadence Kimi K3

推荐理由：三大EDA巨头在DAC 2026同时亮出智能体方案，Kimi K3已经连续干了48小时芯片设计，中国厂商也在抢这波机会。

8月6日

12:01

12:01

官方账号arXiv cs.AI@Johann Knechtel, Ozgur Sinanoglu, Paul V. Gratz, Ramesh Karri

这篇论文统一分析了 chiplet 与 LLM 时代硬件攻击面的扩展，覆盖架构、逻辑和物理三个层面。针对 2.5D chiplet 系统，论文提出利用 2.5D split manufacturing 和 active interposers 构建物理隔离的 Root of Trust 防御架构。针对 LLM 驱动的 EDA 流水线，论文识别了原生威胁并梳理了现有防御技术。论文还探讨了 LLM 系统如何用于增强 chiplet 等现代系统的硬件安全。

论文 chiplet LLM EDA

推荐理由：这篇论文把 chiplet 和 LLM 两个热点合在一起聊硬件安全，既有攻击面分析也有防御方案，做芯片安全的值得看看。

7月28日

09:14

09:14IT之家（博客/媒体）

Cadence宣布其AI驱动的数字和定制参考流程已在英特尔代工的Intel 18A-P和Intel 14A先进制程节点通过认证。该认证覆盖Cadence全系列AI解决方案，包括综合、布局布线、时序和功耗签核等。双方还联合开发了支持EMIB和EMIB-T技术的先进封装参考流程，可简化多芯片架构集成，适用于AI、HPC、移动及航空航天应用。

行业 Cadence Intel 18A-P Intel 14A

推荐理由：Cadence和英特尔合作，为Intel 18A-P和14A节点认证了AI驱动的设计流程，能帮你简化复杂多芯片封装设计，值得关注。

7月27日

11:00

11:00IT之家（博客/媒体）

精选

英伟达正将Vera处理器部署到下一代CPU和GPU开发的EDA工作流程中，与Cadence和Synopsys合作优化关键应用。测试显示，Cadence Jasper形式验证平台和Synopsys VCS功能验证工具在部分工作负载上性能提升最高1.5倍。Vera搭载88个定制Olympus CPU核心和LPDDR5X内存子系统，为高性能计算提供支持。英伟达计划在此基础上推出下一代Rosa处理器。

行业 Vera 英伟达 Cadence

推荐理由：英伟达的Vera CPU在芯片设计工具上实测提速最高1.5倍，和Cadence、Synopsys一起优化，让下一代芯片设计更快更省时间。

7月21日

10:12

10:12IT之家（博客/媒体）

精选

西门子于2024年7月20日宣布签署收购 Precision Innovations 的协议，交易预计于2026年第三季度完成，条款未披露。Precision Innovations 成立于2019年，基于开源 OpenROAD 框架开发 EDA 软件，支持 SoC 设计早期评估架构与设计权衡，优化 PPA（功耗、性能、面积）指标。此次收购将为西门子 EDA 增加 AI 驱动的芯片规划与设计探索能力，补充其现有数字设计与物理实现能力，提升可行性分析与下游决策效率。

行业 Siemens Precision Innovations EDA

推荐理由：西门子收购了一家做芯片设计早期评估的 EDA 公司 Precision Innovations，补上 AI 规划能力，以后芯片设计能更快优化 PPA。

7月20日

16:07

16:07

官方一手Pandaily@contact@pandaily.com (Pandaily)

Moonshot AI 的 Kimi K3 在 48 小时内利用开源 EDA 工具和 45nm 工艺库，自动完成了从架构到布局的完整芯片设计流程。该实验展示了 AI 在芯片设计领域的端到端能力，直接挑战了 Synopsys、Cadence 等传统 EDA 厂商的市场地位。Kimi K3 的自主化流程可能大幅降低芯片开发成本与周期，推动半导体设计民主化。

AI模型 Kimi K3 Moonshot AI EDA

推荐理由：Kimi K3 48小时走完芯片设计全流程，用开源EDA挑战行业巨头，这事儿值得关注。

14:03

14:03IT之家（博客/媒体）

精选

Rapidus与Cadence宣布合作，在芯片设计AI辅助领域引入Cadence InnoStack AI Super Agent。Rapidus为其Raads产品线新增Raads Navigator和Raads Indicator工具，实现智能体设计编排。这些工具能自动协调从早期架构探索到最终验收的任务，旨在将先进制程SoC设计的周转时间减半。

行业 Rapidus Cadence 芯片设计

推荐理由：Rapidus和Cadence联手，用AI智能体自动跑通芯片设计全流程，目标是把开发时间砍半，适合关注EDA和先进制程的人。

7月13日

11:38

11:38

官方账号arXiv cs.LG@Kangwei Xu, Bing Li, Ulf Schlichtmann

这篇论文讨论了LLM在电子设计自动化（EDA）前端设计中的应用，指出其可在HDL生成、测试台构建和设计空间探索等任务中作为统一接口。文章回顾了从局部辅助到自主代理执行的演变，并介绍了OpenClaw等先驱系统。还分析了LLM在电路生成和高级综合中提升设计质量的现有进展。最后，论文总结了集成LLM的关键挑战和未来机遇。

论文 LLM EDA 芯片设计

推荐理由：这篇论文系统梳理了LLM在芯片前端设计中的应用，从HDL生成到设计空间探索，还介绍了OpenClaw等代理AI方案，适合关注EDA与AI结合的读者。

6月9日

10:31

10:31IT之家（博客/媒体）

78°

Cadence 在 COMPUTEX 2026 上宣布，其 ChipStack AI Super Agent 在 NVIDIA 支持下达到 Level-5 自主水平，成为业界首款全自主芯片设计 AI 虚拟工程师。该智能体基于 Cadence AI 驱动 EDA 产品组合和 NVIDIA Nemotron 模型构建，由 NVIDIA OpenShell 沙箱提供安全保障。它能独立执行复杂的芯片设计和验证工作流程，无需逐步提示，可评估中间结果并自主决策，覆盖规格理解、RTL 生成、验证规划等任务。这标志着芯片设计从 AI 辅助工程师向自主虚拟工程师的跨越，将显著提升资深工程师的设计效率和信心。

AI产品芯片设计自主智能体 Cadence

推荐理由：芯片设计团队终于有了能独立干活的 AI 虚拟工程师——ChipStack 从辅助进化为自主执行，做复杂芯片验证的工程师可以直接用它加速迭代，值得点开了解。

6月8日

10:56

10:56

官方账号arXiv cs.LG@Julian Withöft, Werner John, Emre Ecik, Ralf Brüning, Jürgen Götze

本文提出了一种名为摊销神经优化（ANO）的方法，用于高速信号完整性（SI）分析的预布局设计空间探索。传统方法依赖迭代式黑箱优化算法，计算成本高昂，而ANO通过使用完全可微的神经网络代理模型，从代理中提取解析梯度来训练全局优化策略。训练完成后，ANO策略能在单次确定性前向传播中直接将不同通道上下文映射到接近最优的设计参数，从而消除了推理时的迭代过程。在DDR5 DFE、9维SerDes Tx/Rx联合均衡和DDR3 DQS差分对布线等复杂场景中，ANO相比实例特定黑箱算法仅牺牲约10%的最优性，却实现了三到四个数量级的加速。对于大规模32万实例的多角SerDes扫描优化，ANO将原本需要数天的计算压缩为毫秒级的单次批量前向传播，将计算密集的SI优化转变为实时交互式预布局设计空间探索。

论文信号完整性设计空间探索神经网络代理

推荐理由：做高速电路设计或EDA工具开发的团队，终于有办法把信号完整性优化从数天缩短到毫秒级——ANO直接学出优化策略而非反复迭代，值得在DDR5/SerDes等场景中试试。

5月29日

15:33

15:33IT之家（博客/媒体）

精选

华为轮值董事长徐直军首次披露华为芯片六年突围全过程，2020年3月华为启动“莫邪”项目介入芯片制造。华为提出“韬（τ）定律”，以“时间缩微”替代“几何缩微”作为半导体新原则，逻辑折叠设计不挑工艺（28nm、7nm、3nm均适用）。逻辑折叠需自研EDA工具，海思花数年才走到今天，最大瓶颈仍在EDA。北京大学集成电路学院5月26日宣布在面向“韬定律”的“真3D”EDA方向取得关键进展，构建了物理实现工具原型并支持千万级实例。

行业华为徐直军韬定律

推荐理由：华为自曝芯片突围全过程